Considere o seguinte diagrama de tempo:


Diagrama de tempo dos sinais 'clk', 'X' e 'Q'. O sinal 'clk' é um sinal de clock de período igual a 20ns. Em t = 0, clk = 1, X = 1 e Q = 0. Em t = 60ns, X = 0. Em t = 70ns, Q = 1. Em t = 120ns, X = 1. Em t = 130ns, Q = 0. Em t = 140ns, X = 0. Em t = 150ns, Q = 1. Em t = 180ns, X = 1. Em t = 190ns, Q = 0. Em t = 240ns, X = 0. Em t = 250ns, Q = 1. Em t = 280ns, X = 1. Em t = 290ns, Q = 1. Em t = 320ns, X = 0. Em t = 330ns, Q = 1.


O circuito com entrada X e saída Q que apresenta este diagrama de tempo é:

a.
um Flip-Flop D sensível à borda de descida com entrada conectada ao sinal X

b.
um Flip-Flop D sensível à borda de descida conectada ao sinal X com barra sobrescrito

c.
um Flip-Flop T sensível à borda de descida conectada ao sinal X.

d.
um Flip-Flop T sensível à borda de descida conectada ao sinal X com barra sobrescrito

e.
um Flip-Flop D sensível à borda de subida com entrada conectada ao sinal X